同步16进制计数器Verilog

下面是一个简单的同步16进制计数器Verilog的代码示例：

module sync_hex_counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    output reg [3:0] hex_count // 16进制计数器输出
);

reg [3:0] count; // 计数器

always @ (posedge clk) begin
    if (rst) begin // 复位
        count <= 4'b0;
    end else begin // 计数
        count <= count + 1;
    end
end

// 将计数器转换为16进制输出
always @ (count) begin
    case (count)
        4'b0000: hex_count = 4'h0;
        4'b0001: hex_count = 4'h1;
        4'b0010: hex_count = 4'h2;
        4'b0011: hex_count = 4'h3;
        4'b0100: hex_count = 4'h4;
        4'b0101: hex_count = 4'h5;
        4'b0110: hex_count = 4'h6;
        4'b0111: hex_count = 4'h7;
        4'b1000: hex_count = 4'h8;
        4'b1001: hex_count = 4'h9;
        4'b1010: hex_count = 4'hA;
        4'b1011: hex_count = 4'hB;
        4'b1100: hex_count = 4'hC;
        4'b1101: hex_count = 4'hD;
        4'b1110: hex_count = 4'hE;
        4'b1111: hex_count = 4'hF;
    endcase
end

endmodule

这个计数器模块包括一个简单的同步计数器和一个将计数器转换为16进制输出的逻辑。在时钟上升沿触发时，计数器加1，当复位信号为高电平时，计数器被重置为0。在计数器变化时，它的值将被转换为16进制并输出。