Verilog 一开始给复位信号，后面复位信号一直保持零

好的，您的第一个问题是关于 Verilog 中复位信号的使用。在 Verilog 中，通常使用一个名为 `reset` 的信号来实现复位功能。复位信号的作用是将电路的状态清零，以便在启动时确保电路处于一个已知的状态。一般来说，复位信号在电路启动时会被拉低，即置为 0，直到复位完成后再将其置为高电平。

在 Verilog 中，通常使用如下的语句来实现复位功能：

always @(posedge clk or negedge reset) begin
    if (!reset) begin
        // 复位处理
    end else begin
        // 正常处理
    end
end

上述代码中，`posedge clk` 表示时钟上升沿触发，`negedge reset` 表示复位信号下降沿触发。在 always 块中，首先判断复位信号是否为 0，如果是，则执行复位处理；否则，执行正常处理。在复位处理中，可以将所有需要初始化的变量都赋初值，以确保电路处于一个已知的状态。

如果您的设计中复位信号一直保持为零，那么电路就会一直处于复位状态，无法正常工作。因此，需要确保复位信号在适当的时候被拉高以退出复位状态。