设计一个32位程序计数器PC，自增控制信号，与clk上升沿配合工作。 在clk上升沿时刻，当pc_inc=1时，PCdata =原PCdata +1；当pc_inc=0时，PCdata =原PCdata +offset，写出激励文件

以下是一个简单的Verilog代码实现，包括32位程序计数器PC，自增控制信号，与clk上升沿配合工作的逻辑：

module program_counter (
    input wire clk,
    input wire reset,
    input wire pc_inc,
    input wire [31:0] offset,
    output reg [31:0] PCdata
);

always @(posedge clk) begin
    if (reset) begin
        PCdata <= 32'b0;
    end else if (pc_inc) begin
        PCdata <= PCdata + 1;
    end else begin
        PCdata <= PCdata + offset;
    end
end

endmodule

以下是一个简单的激励文件，用于测试上述程序计数器的功能：

module program_counter_tb;

reg clk;
reg reset;
reg pc_inc;
reg [31:0] offset;
wire [31:0] PCdata;

program_counter dut (
    .clk(clk),
    .reset(reset),
    .pc_inc(pc_inc),
    .offset(offset),
    .PCdata(PCdata)
);

initial begin
    clk = 0;
    reset = 1;
    pc_inc = 0;
    offset = 32'b0;
    #10 reset = 0;
    #10 pc_inc = 1;
    #10 offset = 32'b0;
    #10 pc_inc = 0;
    #10 offset = 32'b10;
    #10 pc_inc = 0;
    #10 offset = 32'b100;
    #10 pc_inc = 1;
    #10 offset = 32'b0;
    #10 pc_inc = 0;
    #10 offset = 32'b1000;
    #10 $finish;
end

always #5 clk = ~clk;

endmodule

这个测试文件使用了一个时钟信号，一个复位信号，一个自增控制信号和一个偏移量信号，来测试程序计数器的行为。在初始状态下，复位信号为高电平，程序计数器被重置为0。之后，我们通过修改自增控制信号和偏移量信号来测试程序计数器的自增和偏移功能。最后，我们使用 `$finish` 指令来结束仿真。

注意：这里的测试文件仅供参考。实际使用时，您需要根据具体需求修改测试文件中的参数和时间间隔。