请设计一个模块，利用Verilog HDL语言编写程序实现一个数字秒表的逻辑功能，要求利用4个数码管实现动态显示时间，时间范围为0~9999，每秒自动加1，精度为1S。并且可以通过3个按键控制秒表的开始和暂停以及对秒表的复位操作。 按键说明：按“开始”按键，开始计数，数码管显示从0开始每秒自动加1，当增加到9999时，蜂鸣器报警提示。按“复位”按键后系统复位，数码管显示显示0。按“暂停”按键时系统暂停计数，数码管显示当时的计数。

好的，我会尽力回答你的问题。首先，我们需要使用Verilog HDL语言编写程序来实现数字秒表的逻辑功能。我们可以使用4个数码管来实现动态显示时间，时间范围为0~9999，每秒自动加1，精度为1S。按照要求，我们需要实现3个按键控制秒表的开始和暂停以及对秒表的复位操作。下面是我设计的Verilog HDL代码：

module Stopwatch(
    input clk,          // 时钟信号
    input rst,          // 复位信号
    input start,        // 开始信号
    input pause,        // 暂停信号
    input reset,        // 复位信号
    output reg [3:0] seg // 数码管显示信号
);

reg [13:0] cnt = 0;     // 计数器
reg [13:0] last_cnt = 0;// 上一次计数器的值
reg [3:0] digit;        // 当前数码管显示的值
reg [1:0] state = 0;    // 状态机的状态
reg beep = 0;           // 蜂鸣器信号

parameter S0 = 2'b00;   // 状态机的3个状态
parameter S1 = 2'b01;
parameter S2 = 2'b10;

always @(posedge clk) begin
    if (rst) begin      // 复位
        cnt <= 0;
        last_cnt <= 0;
        digit <= 4'b0000;
        state <= S0;
        beep <= 0;
    end else if (start) begin // 开始计数
        if (state == S0) begin
            state <= S1;
        end else if (state == S2) begin
            state <= S1;
        end
    end else if (pause) begin // 暂停计数
        if (state == S1) begin
            state <= S2;
        end
    end else if (reset) begin // 复位计数
        cnt <= 0;
        last_cnt <= 0;
        digit <= 4'b0000;
        state <= S0;
        beep <= 0;
    end else begin // 计数器自加
        cnt <= cnt + 1;
        if (cnt == 10000) begin // 到达9999后蜂鸣器响
            beep <= 1;
            cnt <= 0;
        end
    end
end

always @(posedge clk) begin
    if (state == S0) begin // 状态0，显示0
        digit <= 4'b0000;
    end else if (state == S1) begin // 状态1，计数并显示
        digit <= {cnt[13:10], cnt[9:6], cnt[5:2], cnt[1:0]};
    end else if (state == S2) begin // 状态2，暂停并显示
        digit <= {last_cnt[13:10], last_cnt[9:6], last_cnt[5:2], last_cnt[1:0]};
    end
    last_cnt <= cnt;
end

// 数码管显示信号
assign seg = digit;

endmodule

这个模块包含一个状态机和一个计数器。当按下开始按钮时，状态机会从状态0转移到状态1，计数器开始自加并更新数码管中的值。当按下暂停按钮时，状态机会从状态1转移到状态2，计数器停止自加并将上一次的值显示在数码管中。当按下复位按钮时，状态机会回到状态0，计数器被复位为0，并且数码管显示0。当计数器达到9999时，蜂鸣器会响起并且计数器被复位为0。

此外，我们还需要实现一个时钟模块来提供时钟信号。下面是我设计的Verilog HDL代码：

module Clock(
    input clk_in,  // 输入时钟信号
    output reg clk_out // 输出时钟信号
);

reg [31:0] cnt = 0; // 计数器

always @(posedge clk_in) begin
    cnt <= cnt + 1;
    if (cnt == 25000000) begin // 每秒钟产生一个时钟信号
        cnt <= 0;
        clk_out <= ~clk_out;
    end
end

endmodule

这个模块接收一个输入时钟信号，每秒钟产生一个时钟信号，并将其输出。

完整的数字秒表代码应该包含Stopwatch模块和Clock模块。我们可以在FPGA开发板上测试这个代码，使用3个按键来控制秒表的开始和暂停以及对秒表的复位操作。