设计一个模块，要求该模块使用时序逻辑电路控制数码管M1和M2，实现让M1每隔1s显示加一，当M1的显示值为9时，则让M2的显示加一，实现类似于秒表的功能。的代码

下面是一个基于Verilog HDL的计时器模块设计示例，该模块可以实现让数码管M1每隔1s显示加一，当M1的显示值为9时，则让M2的显示加一，实现类似于秒表的功能。

module timer(
    input clk,         // 时钟信号
    output reg [3:0] M1,  // 数码管M1的显示值，4位
    output reg [3:0] M2   // 数码管M2的显示值，4位
);

reg [3:0] count1;  // M1的计数器，4位
reg [3:0] count2;  // M2的计数器，4位

always @(posedge clk) begin
    count1 <= count1 + 1;   // M1的计数器每次加1
    if(count1 == 9) begin
        count1 <= 0;        // M1的计数器复位为0
        count2 <= count2 + 1;   // M2的计数器加1
    end
    if(count2 == 9) begin
        count2 <= 0;        // M2的计数器复位为0
    end
end

// 数码管M1的显示控制
always @(count1) begin
    case(count1)
        4'b0000: M1 <= 4'b0000;
        4'b0001: M1 <= 4'b0001;
        4'b0010: M1 <= 4'b0010;
        4'b0011: M1 <= 4'b0011;
        4'b0100: M1 <= 4'b0100;
        4'b0101: M1 <= 4'b0101;
        4'b0110: M1 <= 4'b0110;
        4'b0111: M1 <= 4'b0111;
        4'b1000: M1 <= 4'b1000;
        4'b1001: M1 <= 4'b1001;
        default: M1 <= 4'b0000;
    endcase
end

// 数码管M2的显示控制
always @(count2) begin
    case(count2)
        4'b0000: M2 <= 4'b0000;
        4'b0001: M2 <= 4'b0001;
        4'b0010: M2 <= 4'b0010;
        4'b0011: M2 <= 4'b0011;
        4'b0100: M2 <= 4'b0100;
        4'b0101: M2 <= 4'b0101;
        4'b0110: M2 <= 4'b0110;
        4'b0111: M2 <= 4'b0111;
        4'b1000: M2 <= 4'b1000;
        4'b1001: M2 <= 4'b1001;
        default: M2 <= 4'b0000;
    endcase
end

endmodule

该示例代码中使用了一个基于时钟信号的计数器，每次时钟上升沿计数器值加1。当M1的计数器值增加到9时，将计数器复位为0，并且将M2的计数器值加1。同时，根据计数器的值，使用case语句控制数码管M1和M2的显示值。