将TC与COUNT调换，然后architecture按如下写：if (RST='0')

在你的请求中，如果将`TC`与`COUNT`这两个输出信号的位置调换，并改变`architecture`部分的条件从`rising_edge(CLK)`变为`RST='0'`，则设计可能是这样的：

architecture Behavioral of sync_decimal_counter is
    signal count_reg : unsigned(3 downto 0);   -- 内部计数寄存器
    signal temp_TC : std_logic_vector(3 downto 0); --临时存储TC，便于调换位置
begin
    process(CLK, RST)
    begin
        if (RST = '0') then          -- 复位条件
            count_reg <= (others => '0');
            TC <= (others => '0');    -- 新的初始状态，TC清零
            COUNT <= '0';              -- 计数状态也清零
        elsif (rising_edge(CLK)) then  -- 时钟上升沿
            if (EN = '1') then
                count_reg <= count_reg + unsigned(LD);
                temp_TC <= to_std_logic_vector(count_reg, 4); -- 更新临时TC
            end if;
            TC <= temp_TC;               -- 当EN有效时，TC被赋值为新的计数值
            if count_reg = X"FF" then     -- 达到最大值后处理
                COUNT <= not COUNT;
            end if;
        end if;
    end process;
end Behavioral;

这里的变化有两点：
1. 当`RST`为`'0'`时，不仅`count_reg`和`COUNT`初始化为0，`TC`也被设置为全0。
2. 在时钟上升沿事件中，我们首先检查`EN`，若为`'1'`，计算并暂存计数值到`temp_TC`，然后将`temp_TC`赋给`TC`。