always @ (posedge clk_60M or negedge rst_n)begin if(!rst_n) clk_10M <= 1'b0; else if(cnt == 3'd4) clk_10M <= 1'b1; else clk_10M <= 1'b0; end

这也是一个 Verilog HDL 的 always 块，用于实现一个时钟分频器。它在时钟 clk_60M 的上升沿或复位信号 rst_n 的下降沿触发。如果复位信号 rst_n 为低电平，则将输出时钟 clk_10M 设置为低电平；否则，如果计数器 cnt 的值为 4，则将输出时钟 clk_10M 设置为高电平，否则将输出时钟 clk_10M 设置为低电平。这个时钟分频器将输入时钟 clk_60M 除以 6，得到 10 MHz 的时钟信号。