verilog写一个钟表的程序

以下是一个使用Verilog语言编写的简单计时器的代码示例：

module timer(clk, rst, start, stop, out);
    input clk, rst, start, stop;
    output reg [23:0] out;
    reg [23:0] cnt;
    always @(posedge clk or posedge rst) begin
        if (rst) begin
            cnt <= 0;
            out <= 0;
        end else begin
            if (start) begin
                cnt <= 0;
                out <= 0;
            end else if (stop) begin
                out <= cnt;
            end else begin
                cnt <= cnt + 1;
            end
        end
    end
endmodule

这个计时器模块有四个输入端口：`clk` 用于接收时钟信号，`rst` 用于接收重置信号，`start` 用于接收开始计时信号，`stop` 用于接收停止计时信号。还有一个输出端口 `out` 用于输出计时器的值，这里我们设置为一个24位的值。计时器在收到开始计时信号后，从0开始计时，当接收到停止计时信号时，将当前计时器的值输出。

这个计时器的原理很简单，我们在时钟上升沿时对计时器进行计数，当收到开始计时信号时，将计数器清零并开始计数，当接收到停止计时信号时，将计数器的值输出，停止计数。