verilog中与门用什么代码写

与门可以用以下代码实现：

module and_gate(input a, input b, output y);
assign y = a & b;
endmodule

其中，a和b是输入端口，y是输出端口。assign语句用于将a和b进行逻辑与操作，并将结果赋给y。