要用testbench

在 Vivado 中编写 Testbench 有以下步骤：

1. 在 Vivado 中创建新的工程，选择要仿真的 Verilog 或 VHDL 文件。
2. 在工程中添加 Testbench 文件，命名规则为 `tb_文件名`，例如 `tb_my_design.v`.
3. 在 Testbench 文件中实例化要测试的模块，并为其提供测试数据。
4. 在 Testbench 文件中添加仿真操作，控制仿真的开始和结束。
5. 运行仿真，查看仿真结果。

以下是一个简单的 Testbench 的例子，测试一个简单的 2-to-1 选择器电路：

// 2-to-1 mux
module mux2to1(input [1:0] data, input sel, output out);
  assign out = sel ? data[1] : data[0];
endmodule

// Testbench
module tb_mux2to1;

  // 实例化被测试的模块
  mux2to1 mux_inst(.data({2'b00, 2'b01}), .sel(sel), .out(out));

  // 定义输入信号
  reg sel;

  // 定义输出信号
  wire out;

  // 时钟信号
  reg clk;

  // 仿真操作
  initial begin
    clk = 0;

    // 循环模拟 10 个时钟周期
    repeat(10) begin
      #5 clk = ~clk; // 每 5 个时间单位翻转时钟信号
    end

    $finish; // 结束仿真
  end

  // 时钟驱动
  always #1 clk = ~clk;

endmodule

在上面的例子中，我们首先定义了一个简单的 2-to-1 选择器模块 `mux2to1`，然后实例化了该模块，并提供了测试数据。接着，我们在 Testbench 文件中定义了输入信号 `sel`，输出信号 `out`，以及时钟信号 `clk`。`initial` 模块用于定义仿真操作，其中我们使用了 `repeat` 循环模拟了 10 个时钟周期，然后使用 `$finish` 命令结束仿真。`always` 模块用于定义时钟驱动，以便在仿真中对时钟信号进行控制。

运行仿真时，可以打开 Vivado 模拟波形查看仿真结果。