testbench代码

testbench代码通常是用于对Verilog或VHDL设计进行测试的代码。以下是一个简单的Verilog testbench示例：

module testbench;
 
  // declare the inputs and outputs
  reg input_a;
  reg input_b;
  wire output_z;
 
  // instantiate the design under test
  dut dut_instance(.a(input_a), .b(input_b), .z(output_z));
 
  // provide stimulus to the inputs
  initial begin
    input_a = 0;
    input_b = 0;
    #10 input_a = 1;
    #10 input_b = 1;
    #10 input_a = 0;
    #10 input_b = 0;
    #10 $finish;
  end
 
  // print the output
  always @(posedge output_z) begin
    $display("output_z = %b", output_z);
  end
 
endmodule

在这个例子中，testbench模块声明了输入（input_a和input_b）和输出（output_z）。它实例化了设计（dut_instance），并为输入提供刺激。always模块用于在输出发生变化时打印输出。在这个例子中，testbench模块将输入设置为0、1、0、1，然后打印输出。