请用Quartus写出全加法器的verilog HDL File代码和testbench代码

在Quartus中编写全加法器的Verilog HDL（硬件描述语言）文件代码和测试台（Testbench）代码需要遵循一定的结构和语法。这里是一个简单的全加法器（Adder）的代码示例：

**Full Adder Module (adder.v)**

module adder(
    input wire A, B, Cin,
    output reg S, Cout
);

// 定义全加法器函数
always @(*) begin
    S = A ^ B ^ Cin; // 有进位加法
    Cout = (A & B) | (A & Cin) | (B & Cin); // 计算进位
end

endmodule

**Testbench (tb_adder.v)**

module tb_adder;
reg [7:0] A, B, Cin;  // 输入数据范围假设为8位
wire [7:0] S, Cout;   // 输出结果也为8位

// 实例化加法器模块
localparam DEPTH = 4;  // 全加法器数组深度，可以设置为任意长度
adder adder_array[DEPTH - 1];

// 测试用例
initial begin
    $display("A | B | Cin | Sum(S) | Carry(Cout)");
    
    // 遍历输入值进行测试
    for (int i = 0; i < DEPTH; i++) begin
        Cin = (i == 0 ? 0 : adder_array[i-1].Cout); // 进位连接
        A = i;
        B = i;

        #5;  // 模拟时间延迟，方便观察结果
        $display("%b | %b | %b | %b | %b", A, B, Cin, adder_array[i].S, adder_array[i].Cout);
    end
    
    #100; // 等待完成所有操作
    $finish;
end

endmodule