请帮我实现一个异步复位同步释放的电路和它的testbench代码

好的，以下是一个简单的异步复位同步释放的电路以及它的testbench代码，使用Verilog语言实现：

module reset_sync(
    input clk,        // 时钟信号
    input rstn,       // 异步复位信号，低电平有效
    input enable,     // 使能信号
    output reg out    // 输出信号
    );
    
    reg [1:0] state;   // 状态寄存器
    
    always @(posedge clk or negedge rstn) begin
        if(~rstn) begin // 异步复位
            state <= 2'b00;
            out <= 1'b0;
        end
        else if(enable) begin // 正常工作模式
            case(state)
                2'b00: begin
                    state <= 2'b01;
                    out <= 1'b0;
                end
                2'b01: begin
                    state <= 2'b10;
                    out <= 1'b1;
                end
                2'b10: begin
                    state <= 2'b01;
                    out <= 1'b0;
                end
            endcase
        end
    end
endmodule

module reset_sync_tb();
    
    reg clk;
    reg rstn;
    reg enable;
    wire out;
    
    reset_sync dut(
        .clk(clk),
        .rstn(rstn),
        .enable(enable),
        .out(out)
        );
        
    initial begin
        clk = 0;
        forever #5 clk = ~clk;
    end
    
    initial begin
        rstn = 0;
        enable = 0;
        #10 rstn = 1;
        #10 enable = 1;
        #100 enable = 0;
        #100 enable = 1;
        #100 enable = 0;
        #100 enable = 1;
        #100 enable = 0;
        #100 enable = 1;
        #100 $finish;
    end
    
    always @(posedge clk) begin
        $display("out = %b", out);
    end
    
endmodule

这个电路包括一个状态寄存器，用来记录当前的状态。在异步复位信号rstn为低电平时，状态寄存器和输出信号都被重置为0。当rstn为高电平时，如果enable信号为1，则进入正常工作模式。状态寄存器按照顺序依次切换，对应不同的输出信号。输出信号out在状态寄存器改变时同步更新。

testbench代码包括一个时钟信号clk，一个异步复位信号rstn，一个使能信号enable和一个输出信号out。时钟信号clk通过一个无限循环来生成，异步复位信号rstn和使能信号enable通过initial块来定义，输出信号out通过always块来打印。在仿真过程中，使能信号enable以一定的时间间隔进行切换，可以测试异步复位和同步释放的效果。