时序逻辑代码设计testbench代码

以下是一个简单的时序逻辑代码的 testbench 代码示例：

module dff(input clk, input reset, input d, output reg q);

always @(posedge clk, posedge reset)
    if(reset)
        q <= 1'b0;
    else
        q <= d;

endmodule

module dff_tb;

reg clk;
reg reset;
reg d;
wire q;

dff dut(clk, reset, d, q);

initial begin
    clk = 1'b0;
    reset = 1'b0;
    d = 1'b0;

    #10 reset = 1'b1;

    #10 reset = 1'b0;

    #10 d = 1'b1;

    #10 d = 1'b0;

    #10 $finish;
end

always #5 clk = ~clk;

endmodule

这个 testbench 中实例化了一个简单的 D 触发器（DFF）模块，并使用时钟和复位信号对其进行操作。在 initial 块中，先将时钟和复位信号初始化为 0，然后在模拟时间为 10 个时间单位后将复位信号置为 1，再过 10 个时间单位后将复位信号置为 0，接着在模拟时间为 20 个时间单位后将输入信号 d 置为 1，再过 10 个时间单位后将输入信号 d 置为 0，最后在模拟时间为 30 个时间单位时结束仿真。always 块中使用了 #5 的延迟，即时钟周期为 10 个时间单位。