Verilog always语句中如何合并reg数据

在 Verilog 的 always 语句中，可以使用赋值运算符（=）来合并多个 reg 数据。例如，假设有两个 reg 变量 a 和 b，想要将它们合并成一个变量 c，可以使用以下语句：

reg [1:0] a, b, c;

always @(*) begin
    c = {a, b};
end

在这个例子中，c 是一个 2 位的 reg 变量，a 和 b 都是 1 位的 reg 变量。使用 {a, b} 的语法可以将 a 和 b 合并成一个 2 位的数据，然后赋值给 c。最终 c 的值为 ab，其中 a 是高位，b 是低位。