使用verilog实现伪随机数发生器

下面是一个简单的 Verilog 代码实现伪随机数发生器：

module pseudo_random_gen(clk, rst, seed, random_number);
    input clk, rst;
    input [31:0] seed;
    output reg [31:0] random_number;
    
    reg [31:0] lfsr;
    
    always @(posedge clk or negedge rst) begin
        if(!rst) begin
            lfsr <= seed;
            random_number <= 0;
        end else begin
            lfsr <= {lfsr[30:0], lfsr[0]^lfsr[1]^lfsr[3]^lfsr[31]};
            random_number <= lfsr;
        end
    end

endmodule

该代码使用线性反馈移位寄存器（LFSR）实现伪随机数生成。在每个时钟上升沿时，LFSR 的下一个状态将由当前状态和特定位的异或操作计算得出。生成的伪随机数存储在 `random_number` 寄存器中，并可通过 `seed` 输入进行初始化。`rst` 输入用于重置 LFSR 和 `random_number` 寄存器。