verilog 两个模块怎么例化

在 Verilog 中，可以通过例化（instantiation）一个模块来创建一个实例。下面是一个例化模块的示例，假设有两个模块 `module1` 和 `module2`：

module module1 (input clk, input rst, input data, output reg out);
  always @(posedge clk) begin
    if (rst) begin
      out <= 0;
    end else begin
      out <= data;
    end
  end
endmodule

module module2 (input clk, input rst, input [7:0] data, output reg [7:0] out);
  module1 inst(.clk(clk), .rst(rst), .data(data[0]), .out(out[0]));
  module1 inst(.clk(clk), .rst(rst), .data(data[1]), .out(out[1]));
  module1 inst(.clk(clk), .rst(rst), .data(data[2]), .out(out[2]));
  // ...
  module1 inst(.clk(clk), .rst(rst), .data(data[7]), .out(out[7]));
endmodule

在 `module2` 中，我们通过实例化 `module1` 来实现对 `data` 的每一位进行处理，并将结果输出到 `out` 中。在例化模块时，需要指定模块的端口连接方式，可以使用点号（.）语法来连接端口。在上面的例子中，我们使用了多个实例化语句，每个实例化语句都创建了一个 `module1` 的实例。每个实例都有自己的连接方式，通过传递不同的 `data` 和 `out` 信号，来处理不同的位。