帮我写个dp接口的Verilog代码

我可以回答这个问题。以下是一个简单的dp接口的Verilog代码：

module dp_interface (
input clk,
input reset,
input [7:0] data_in,
input [1:0] addr_in,
input write_enable,
output reg [7:0] data_out
);

reg [7:0] mem [3:0];

always @(posedge clk) begin
if (reset) begin
mem <= 0;
end else begin
if (write_enable) begin
mem[addr_in] <= data_in;
end
data_out <= mem[addr_in];
end
end

endmodule

请注意，这只是一个简单的示例代码，可能需要根据您的具体需求进行修改。