内存屏障分为编译屏障和CPU执行乱序屏障。

### 回答1：
内存屏障是一种CPU指令，用于保证内存访问的有序性。它可以分为编译屏障和CPU执行乱序屏障。

编译屏障是在代码编译时插入的指令，用于告诉编译器在这个位置需要生成一条内存屏障指令。它可以保证在编译后生成的机器码中，这个位置的内存访问会被正确地序列化。

CPU执行乱序屏障是在CPU级别执行的指令，用于告诉CPU在这个位置需要保证内存访问的顺序性。在现代CPU中，由于硬件优化和多核并发等原因，CPU会对指令进行乱序执行，而乱序屏障可以保证在这个位置之前的所有内存访问都已经完成，从而避免了乱序执行带来的问题。

总的来说，内存屏障是一种非常重要的机制，可以保证多线程程序中的内存访问顺序性，避免出现数据竞争等问题。

### 回答2：
内存屏障是指用于控制内存访问顺序的指令或者指令序列。根据其功能和作用方式的不同, 内存屏障可以分为编译屏障和CPU执行乱序屏障。

编译屏障是在编译器层面进行优化控制的屏障。编译器在进行程序优化时，可能会对代码进行重排，以提高执行效率。然而，有些代码的执行顺序是有严格要求的，此时就需要使用编译屏障来保证指令的顺序。编译屏障可以用于控制指令的插入位置，确保指令的执行顺序符合预期。编译屏障通常是通过特殊的指令或者关键字来实现的，例如在C语言中的"__asm__ __volatile__"关键字。

CPU执行乱序屏障是在CPU层面进行指令乱序执行时的控制屏障。现代处理器在执行指令时会使用乱序执行技术，乱序执行可以提高指令级并行度从而提高处理器的性能。然而，在某些情况下，由于指令之间存在依赖关系，需要保证指令的执行顺序，此时就需要使用乱序屏障。乱序屏障可以阻止指令乱序执行的同时也确保了数据的一致性。乱序屏障一般是通过特殊的指令来实现的，例如在x86架构中的"mfence"指令。

总的来说，编译屏障主要是用于控制编译器对代码的优化，保证指令的执行顺序；而CPU执行乱序屏障主要是用于控制CPU对指令的乱序执行，保证指令的执行顺序。两者在不同的层面上起到了优化和控制的作用，都是为了保证程序的正确执行和数据的一致性。

### 回答3：
内存屏障是一种在并发编程中用来确保内存操作有序性的机制。内存屏障分为编译屏障和CPU执行乱序屏障两种类型。

编译屏障是在编译器层面上插入的指令，用于告诉编译器在指定位置之前的所有内存访问操作必须完成，并且在指定位置之后的所有内存访问操作必须等待。编译屏障可以通过优化和重排指令来提高程序执行效率，但是在多线程环境下可能会导致并发访问数据的顺序问题。因此，通过插入编译屏障来限制指令重排，确保内存操作按照预期的顺序进行。

CPU执行乱序屏障是在指令执行层面上插入的机制，用于告诉CPU在指定位置之前的所有内存访问操作必须完成，并且在指定位置之后的所有内存访问操作必须等待。CPU执行乱序屏障主要解决CPU乱序执行指令的问题，确保内存操作的顺序性。在现代处理器中，由于乱序执行可以提高指令执行效率，但可能导致结果和预期不符。因此，通过插入CPU执行乱序屏障来确保内存操作的有序性。

总结起来，编译屏障和CPU执行乱序屏障是为了解决并发编程中的内存操作顺序问题而设计的机制。编译屏障在编译器层面上限制指令重排，确保内存操作有序进行；CPU执行乱序屏障在指令执行层面上限制指令乱序执行，保证内存操作的有序性。这两种屏障在不同的层面上发挥作用，共同保证程序的正确执行。