verilog 写一个测试文件

以下是一个简单的 Verilog 测试文件示例：

`timescale 1ns / 1ps   // 时间尺度设置

module testbench;     // 测试模块名
  reg clk;           // 定义时钟信号
  reg [3:0] input;   // 定义输入信号
  wire [3:0] output; // 定义输出信号
  
  // 实例化被测模块
  dut uut(
    .clk(clk),
    .input(input),
    .output(output)
  );
  
  // 在时钟上升沿时更新输入信号
  always #5 clk = ~clk;  // 时钟周期为 10ns
  always #10 input = $random; // 等待 10ns 更新一次输入信号
  
  // 输出信号到仿真波形查看器
  initial begin
    $dumpfile("testbench.vcd");  // 设置波形文件名
    $dumpvars(0, testbench);     // 输出所有信号到波形文件
    #100 $finish;                // 等待 100ns 后结束仿真
  end
  
endmodule

这个测试文件中定义了一个时钟信号、一个 4 位输入信号和一个 4 位输出信号，并且实例化了一个被测模块 `dut`。在时钟上升沿时更新输入信号，在仿真开始时输出所有信号到波形文件 `testbench.vcd` 中，并等待 100ns 后结束仿真。你需要根据你的被测模块的输入输出信号定义来修改这个测试文件。