`timescale 1 ps/ 1 ps module count17_tb(); // constants // general purpose registers reg CLK; reg KEY1; reg KEY2; // wires wire [7:0] Q; wire TC17; // assign statements (if any) count17 i1 ( // port map - connection between master ports and signals/registers .CLK(CLK), .KEY1(KEY1), .KEY2(KEY2), .Q(Q), .TC17(TC17) ); initial begin #1000000 $stop; end // CLK always begin CLK = 1'b0; CLK = #5000 1'b1; #5000; end // KEY1 initial begin KEY1 = 1'b1; end // KEY2 initial begin KEY2 = 1'b0; end endmodule

这是一个 Verilog HDL 的测试台模块（testbench module），用于测试一个叫做 count17 的模块。测试台模块 count17_tb 定义了常量和寄存器（register），以及和 count17 模块的端口信号（port signal）之间的连接。其中 CLK、KEY1、KEY2、Q 和 TC17 都是信号名称，[7:0] 表示 Q 是一个 8 位的向量（vector）。测试台模块中的 initial 块用于初始化 KEY1 和 KEY2 信号，以及在 1 秒之后停止仿真。CLK 块定义了一个时钟信号，5000 个时钟周期（每个周期为 1ps）后翻转一次。