请写一个用两个八位数码管做的60秒倒计时的verilog代码

以下是一个简单的用两个七段数码管实现的 60 秒倒计时的 Verilog 代码：

module countdown(
    input clk,
    output reg [7:0] seg1,
    output reg [7:0] seg2
);

reg [25:0] count = 0; // 25位计数器，最大值2^25-1
reg [3:0] sec = 60; // 秒数

always @(posedge clk) begin
    if (count == 0) begin
        count <= 50000000; // 1秒的计数
        sec <= sec - 1; // 秒数减1
    end else begin
        count <= count - 1; // 计数器减1
    end
end

always @(sec) begin
    if (sec == 0) begin
        seg1 <= 8'h00;
        seg2 <= 8'h00;
    end else begin
        seg1 <= {8'h00, sec[3:0]};
        seg2 <= {8'h00, sec[7:4]};
    end
end

endmodule

代码的核心是一个 25 位的计数器，每个时钟周期减 1，达到 50000000 时自动重置为 0，相当于 1 秒的计数。同时，有一个秒数计数器，每秒减 1，通过将秒数转换为两个 7 段数码管的数码来显示倒计时的剩余时间。当秒数为 0 时，两个数码管都显示 0。