用verilog设计一个可动态循环显示00到99的八位数码管，并加上复位功能

以下是一个基于Verilog的可动态循环显示00到99的八位数码管设计，同时提供了复位功能：

module counter(
    input clk,
    input reset,
    output reg [7:0] seg,
    output reg [3:0] an
);

reg [7:0] count;

always @(posedge clk) begin
    if (reset) begin
        count <= 8'b00000000;
    end else begin
        count <= count + 1;
    end
end

always @(count) begin
    case(count)
        8'b00000000: begin
            seg = 8'b11000000;
            an = 4'b1110; // 第一个数码管
        end
        8'b00000001: begin
            seg = 8'b11111001;
            an = 4'b1101; // 第二个数码管
        end
        8'b00000010: begin
            seg = 8'b10100100;
            an = 4'b1011; // 第三个数码管
        end
        8'b00000011: begin
            seg = 8'b10110000;
            an = 4'b0111; // 第四个数码管
        end
        8'b00000100: begin
            seg = 8'b10011001;
            an = 4'b1110; // 第一个数码管
        end
        8'b00000101: begin
            seg = 8'b10010010;
            an = 4'b1101; // 第二个数码管
        end
        8'b00000110: begin
            seg = 8'b10000010;
            an = 4'b1011; // 第三个数码管
        end
        8'b00000111: begin
            seg = 8'b11111000;
            an = 4'b0111; // 第四个数码管
        end
        8'b00001000: begin
            seg = 8'b10000000;
            an = 4'b1110; // 第一个数码管
        end
        8'b00001001: begin
            seg = 8'b10010000;
            an = 4'b1101; // 第二个数码管
        end
        8'b00001010: begin
            seg = 8'b00000110;
            an = 4'b1011; // 第三个数码管
        end
        8'b00001011: begin
            seg = 8'b11000000;
            an = 4'b0111; // 第四个数码管
        end
        8'b00001100: begin
            seg = 8'b00000000;
            an = 4'b0000; // 关闭所有数码管
        end
    endcase
end

endmodule

在该设计中，使用了一个计数器来循环计数，并通过case语句来设置每个数码管应显示的数字和亮灯时间。同时，增加了一个reset输入，当reset为高电平时，计数器会被清零。

注意，该设计中使用了共阳极数码管，如果使用共阴极数码管，需要将seg的值取反。

可以通过仿真验证该设计的正确性，并在FPGA板上实现该设计。