基于verilog代码用两个八位数码管设计一个秒表

以下是一个基于 Verilog 代码的秒表设计，使用两个八位数码管显示秒和毫秒：

module stopwatch(
    input clk,
    input reset,
    output reg [7:0] seg1,
    output reg [7:0] seg2
);

reg [23:0] count = 0;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
    end else begin
        count <= count + 1;
    end
end

reg [3:0] sec = 0;
reg [3:0] msec = 0;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        sec <= 0;
        msec <= 0;
    end else begin
        if (count == 24000000) begin // 1秒
            sec <= sec + 1;
            count <= 0;
        end else begin
            if (count % 2400 == 0) begin // 1毫秒
                msec <= msec + 1;
            end
        end
    end
end

reg [6:0] seg_table [0:9] = {
    7'b0000001, // 0
    7'b1001111, // 1
    7'b0010010, // 2
    7'b0000110, // 3
    7'b1001100, // 4
    7'b0100100, // 5
    7'b0100000, // 6
    7'b0001111, // 7
    7'b0000000, // 8
    7'b0000100  // 9
};

always @(*) begin
    seg1 = seg_table[sec / 10];
    seg2 = seg_table[sec % 10];
end

endmodule

该代码使用一个时钟信号 `clk` 和一个复位信号 `reset`。 `count` 寄存器存储时钟脉冲的数量，这些脉冲用于计算秒和毫秒。 `sec` 和 `msec` 寄存器分别存储秒和毫秒的值。 `seg_table` 数组用于将数字映射到数码管段。`seg1` 和 `seg2` 输出分别连接到两个八位数码管。

当 `reset` 为高电平时，秒表将被重置为零。每当 `count` 达到 24000000 时（1 秒钟的时钟脉冲数），秒数加 1，并将 `count` 重置为零。每当 `count` 为 2400 的倍数时（1 毫秒的时钟脉冲数），毫秒数加 1。

最后，使用 `seg_table` 数组将秒数分解为十位数和个位数，并将它们分别映射到 `seg1` 和 `seg2` 输出。