verilog设计一个8段选，2位选动态循环0到99的数码管需要哪些模块，并给出相应的代码

为了实现8段选和动态循环0到99的数码管，我们需要以下几个模块：

1. 时钟分频模块：用于产生1ms的时钟信号，用于控制数码管的动态显示。

2. 数码管扫描模块：用于扫描8个数码管，控制每一位数码管显示的数字。

3. 数码管驱动模块：用于将数字转换为8段选控制信号，驱动对应的数码管显示。

4. 计数器模块：用于产生0到99的数字，并将数字输出给数码管驱动模块。

下面是相应的Verilog代码：

1. 时钟分频模块

module clk_divider(
    input clk,
    output reg clk_1ms
);

reg [11:0] cnt;

always @(posedge clk) begin
    if(cnt == 500000) begin
        cnt <= 0;
        clk_1ms <= ~clk_1ms;
    end else begin
        cnt <= cnt + 1;
    end
end

endmodule

2. 数码管扫描模块

module scan(
    input clk,
    input [1:0] sel,
    output reg [2:0] anode
);

reg [2:0] anode_q;
parameter [2:0] ANODES = {3'b111, 3'b110, 3'b101, 3'b011, 3'b001, 3'b000, 3'b010, 3'b100};

always @(posedge clk) begin
    anode_q <= ANODES[sel];
end

assign anode = anode_q;

endmodule

3. 数码管驱动模块

module digit_driver(
    input [6:0] digit,
    output reg [7:0] seg
);

parameter [7:0] DIGITS [10] = {8'b00111111, 8'b00000110, 8'b01011011, 8'b01001111, 8'b01100110, 8'b01101101, 8'b01111101, 8'b00000111, 8'b01111111, 8'b01101111};

always @(digit) begin
    if(digit <= 9) begin
        seg <= DIGITS[digit];
    end else begin
        seg <= 8'b11111111;
    end
end

endmodule

4. 计数器模块

module counter(
    input clk,
    input reset,
    output reg [6:0] digit
);

reg [6:0] digit_q;

always @(posedge clk, posedge reset) begin
    if(reset) begin
        digit_q <= 0;
    end else if(digit_q == 99) begin
        digit_q <= 0;
    end else begin
        digit_q <= digit_q + 1;
    end
end

assign digit = digit_q;

endmodule

最后我们将这些模块组合起来：

module top(
    input clk,
    input reset,
    output [7:0] seg,
    output [2:0] anode
);

wire clk_1ms;
wire [2:0] sel;
wire [6:0] digit;

clk_divider cd(clk, clk_1ms);
scan sc(clk_1ms, sel, anode);
counter cn(clk_1ms, reset, digit);
digit_driver dd(digit, seg);

assign sel[1:0] = anode[2:0];

endmodule

这样我们就实现了一个可以动态循环0到99的数码管。