使用verilog语言编程实现：4位8段的共阳极数码管，仅使用2位数码管，另外2位要熄灭，点亮的2位依次显示00到99，计数器递增频率为2赫兹，并写出仿真程序。逐行注释

下面是使用 verilog 语言编写的代码：

module digital_display(
    input clk, // 时钟信号
    output reg [6:0] seg, // 数码管输出信号
    output reg [1:0] anode // 共阳极控制信号
);

reg [7:0] counter = 8'd0; // 计数器，初始值为 0

always @(posedge clk) begin // 在时钟上升沿触发
    counter <= counter + 1; // 计数器递增
    case (counter[7:4]) // 根据计数器高 4 位的值判断应该显示什么数码
        4'b0000: seg <= 7'b1000000; // 显示 0
        4'b0001: seg <= 7'b1111001; // 显示 1
        4'b0010: seg <= 7'b0100100; // 显示 2
        4'b0011: seg <= 7'b0110000; // 显示 3
        4'b0100: seg <= 7'b0011001; // 显示 4
        4'b0101: seg <= 7'b0010010; // 显示 5
        4'b0110: seg <= 7'b0000010; // 显示 6
        4'b0111: seg <= 7'b1111000; // 显示 7
        4'b1000: seg <= 7'b0000000; // 显示 8
        4'b1001: seg <= 7'b0010000; // 显示 9
        default: seg <= 7'b1111111; // 默认熄灭数码管
    endcase
    
    case (counter[3:2]) // 根据计数器低 2 位的值控制哪个数码管点亮
        2'b00: anode <= 2'b11; // 数码管 0 点亮，数码管 1 熄灭
        2'b01: anode <= 2'b10; // 数码管 1 点亮，数码管 0 熄灭
        2'b10: anode <= 2'b01; // 数码管 0 和数码管 1 都熄灭
        default: anode <= 2'b01; // 默认数码管 0 和数码管 1 都熄灭
    endcase
end

endmodule

下面是仿真程序：

module digital_display_tb;
    
    reg clk; // 时钟信号
    wire [6:0] seg; // 数码管输出信号
    wire [1:0] anode; // 共阳极控制信号
    
    digital_display dut(.clk(clk), .seg(seg), .anode(anode)); // 实例化被测模块
    
    integer i; // 整型变量 i
    
    initial begin
        clk = 1'b0; // 时钟信号初始值为 0
        #5; // 延时 5 个时钟周期
        for (i = 0; i < 200; i = i + 1) begin // 总共仿真 200 个时钟周期
            clk = ~clk; // 时钟信号翻转
            #5; // 延时 5 个时钟周期
        end
    end
    
endmodule

代码中，我们使用 `reg` 声明了一个时钟信号 `clk`，使用 `wire` 声明了两个输出信号 `seg` 和 `anode`，并实例化了被测模块 `digital_display`。在仿真程序中，我们使用一个整型变量 `i` 循环仿真 200 个时钟周期，并在每个时钟周期中翻转时钟信号，并延时 5 个时钟周期。