数据序列检出器设计，已知：输入为数据流，二进制数据；要求：1、编写veriloghdl模块，能够检出数据流中含有数据（10111）的个数（计数范围1-99）

以下是一个基于FPGA的Verilog HDL实现数据序列检出器的示例代码。该模块可以检测输入数据流中10111的出现次数，并将结果输出到一个7段数码管上，显示范围为1到99。

module Data_Seq_Detector(
  input clk, //时钟信号
  input reset, //复位信号
  input data_in, //输入数据
  output reg [6:0] count_out //输出计数值
);

reg [4:0] state; //状态寄存器

always @(posedge clk) begin
  if (reset) begin //复位
    state <= 0;
    count_out <= 0;
  end else begin
    case (state)
      0: if (data_in) state <= 1; else state <= 0;
      1: if (data_in) state <= 2; else state <= 0;
      2: if (data_in) state <= 3; else state <= 0;
      3: if (data_in) state <= 4; else state <= 0;
      4: if (data_in) begin //检测到10111
           state <= 5;
           count_out <= count_out + 1;
         end else state <= 0;
      5: if (!data_in) state <= 0; else state <= 5;
    endcase
  end
end

endmodule

在该模块中，输入数据流的每个位被作为一个时钟上升沿触发的状态机的输入。状态机通过检测输入数据流中的10111序列来计数，当检测到10111时，计数器加1。计数器的值被转换为7段数码管可以显示的格式，并输出到count_out信号上。复位信号reset用于将状态机和计数器重置为初始状态。

请注意，此代码仅供参考，实际实现可能需要进行适当修改以适应特定的应用场景。