实现apb r/w time out功能的verilog 代码

以下是一个简单的 APB master 模块，它可以实现 APB read/write timeout 功能。它使用了一个计数器来计算传输时间，如果计数器超过了指定的时间阈值，则代表传输超时，模块会自动取消传输。

module apb_master_timeout (
    input clk,
    input rst_n,
    input [31:0] addr,
    input [31:0] data_in,
    output [31:0] data_out,
    input wr_en,
    input rd_en,
    output done,
    output timeout
);

// Timeout threshold (in clock cycles)
parameter TIMEOUT_THRESHOLD = 100;

// Internal state machine states
parameter IDLE = 2'b00;
parameter WRITE = 2'b01;
parameter READ = 2'b10;

// Internal state machine signals
reg [1:0] state;
reg [31:0] timeout_cnt;
wire timeout;

// APB bus signals
wire pclk;
wire pready;
wire psel;
wire penable;
wire pwrite;
wire [31:0] paddr;
wire [31:0] pwdata;
wire [31:0] prdata;

// Instantiate APB bus interface
apb_interface apb (
    .pclk(pclk),
    .paddr(paddr),
    .penable(penable),
    .pwrite(pwrite),
    .psel(psel),
    .pready(pready),
    .pwdata(pwdata),
    .prdata(prdata)
);

// Counter to measure timeout
always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        timeout_cnt <= 0;
    end else if (state != IDLE) begin
        timeout_cnt <= timeout_cnt + 1;
    end
end

// State machine for APB master
always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        state <= IDLE;
        timeout_cnt <= 0;
        data_out <= 0;
        done <= 0;
    end else begin
        case (state)
            IDLE: begin
                if (wr_en) begin
                    state <= WRITE;
                    pwrite <= 1;
                    pwdata <= data_in;
                    paddr <= addr;
                    psel <= 1;
                    penable <= 1;
                end else if (rd_en) begin
                    state <= READ;
                    pwrite <= 0;
                    paddr <= addr;
                    psel <= 1;
                    penable <= 1;
                end
            end
            WRITE: begin
                if (pready) begin
                    if (timeout_cnt >= TIMEOUT_THRESHOLD) begin
                        state <= IDLE;
                        timeout <= 1;
                        done <= 1;
                    end else begin
                        state <= IDLE;
                        timeout <= 0;
                        done <= 1;
                    end
                end
            end
            READ: begin
                if (pready) begin
                    data_out <= prdata;
                    if (timeout_cnt >= TIMEOUT_THRESHOLD) begin
                        state <= IDLE;
                        timeout <= 1;
                        done <= 1;
                    end else begin
                        state <= IDLE;
                        timeout <= 0;
                        done <= 1;
                    end
                end
            end
        endcase
    end
end

endmodule

这个模块接收一个 32 位地址和数据，以及写使能和读使能信号。它使用一个内部状态机来控制 APB 总线传输，当传输超时时，会输出一个 timeout 信号，并自动取消传输。这个模块还输出一个 done 信号，用于指示传输是否已完成。timeout 信号和 done 信号都是同步到时钟上升沿的。

需要注意的一点是，这个模块只能用于单个 APB 总线传输，如果需要同时进行多个传输，需要实例化多个这样的模块，并使用不同的地址和数据。