写一段FPGA的线性调频信号脉宽测量代码

以下是一段FPGA的线性调频信号脉宽测量代码，使用Verilog语言编写：

module pulse_width_measurement(
input clk,
input reset,
input data_in,
output reg [31:0] pulse_width
);

reg [31:0] start_time;
reg [31:0] end_time;
reg [31:0] count;
reg [1:0] state;

always @(posedge clk) begin
if(reset) begin
pulse_width <= 0;
count <= 0;
state <= 0;
start_time <= 0;
end_time <= 0;
end else begin
case(state)
0: begin // waiting for rising edge
if(data_in) begin
start_time <= count;
state <= 1;
end
end
1: begin // waiting for falling edge
if(!data_in) begin
end_time <= count;
state <= 2;
end
end
2: begin // pulse width measurement complete
pulse_width <= end_time - start_time;
state <= 0;
end
endcase

count <= count + 1;
end
end

endmodule

在该代码中，输入包括时钟信号clk，复位信号reset，以及待测脉冲信号data_in。输出为脉冲宽度pulse_width，以32位无符号整数表示。该模块使用状态机的方式实现脉冲宽度测量，分为三个状态：

1. 等待上升沿：在该状态下，模块等待data_in信号出现上升沿，并记录当前计数值start_time。

2. 等待下降沿：在该状态下，模块等待data_in信号出现下降沿，并记录当前计数值end_time。

3. 测量完成：在该状态下，模块计算脉冲宽度，并将结果存储到pulse_width寄存器中。同时将状态机重置为等待上升沿状态。

在模块初始化时，所有寄存器都被清零。在每个时钟周期中，计数器count会自增1。在复位信号reset为高电平时，所有寄存器都被重置。