给基础UART模块增加奇偶校验功能，通过端口parity（两位）使能控制模块的奇偶校验，00为不校验，01为奇校验，10为偶校验，端口check（一位）输出接收数据的奇偶校验结果，0表示校验正确，1表示校验错误。（verilog语言）

下面是基于Verilog语言实现基础UART模块增加奇偶校验功能的代码：

module uart_with_parity_check
(
    input clk,
    input rst,
    input en,
    input parity_enable,
    input [1:0] parity,
    input rx,
    output tx,
    output reg check
);

// 定义状态机的状态
parameter [2:0] IDLE = 3'b000;
parameter [2:0] START = 3'b001;
parameter [2:0] DATA = 3'b010;
parameter [2:0] PARITY = 3'b011;
parameter [2:0] STOP = 3'b100;

reg [2:0] state; // 状态寄存器
reg [7:0] data_reg; // 数据寄存器
reg [1:0] parity_reg; // 奇偶校验寄存器
reg parity_check; // 校验结果寄存器
reg [3:0] bit_cnt; // 位计数器

assign tx = (state == DATA) ? data_reg[0] : 1'b1;

always @(posedge clk, posedge rst)
begin
    if (rst == 1'b1) // 复位
    begin
        state <= IDLE;
        data_reg <= 8'h00;
        parity_reg <= 2'b00;
        parity_check <= 1'b0;
        bit_cnt <= 4'h0;
        check <= 1'b0;
    end
    else if (en == 1'b1)
    begin
        case (state)
            IDLE: // 空闲状态
            begin
                if (rx == 1'b0) // 接收到起始位
                begin
                    state <= START;
                    data_reg <= 8'h00;
                    parity_reg <= 2'b00;
                    parity_check <= 1'b0;
                    bit_cnt <= 4'h0;
                    check <= 1'b0;
                end
            end

            START: // 起始位
            begin
                if (parity_enable == 1'b1) // 奇偶校验使能
                begin
                    parity_reg <= parity; // 保存奇偶校验方式
                    state <= PARITY; // 进入奇偶校验状态
                end
                else // 不校验奇偶性
                begin
                    state <= DATA; // 进入数据状态
                end
            end

            DATA: // 数据位
            begin
                if (bit_cnt < 4'h8) // 数据位
                begin
                    data_reg <= {data_reg[6:0], rx}; // 存储接收到的数据
                    bit_cnt <= bit_cnt + 1'b1; // 计数器加1
                end
                else if (bit_cnt == 4'h8) // 校验位
                begin
                    if (parity_enable == 1'b1) // 奇偶校验
                    begin
                        parity_reg[1:0] <= data_reg[0] ^ parity_reg[1:0]; // 更新奇偶校验寄存器
                        state <= PARITY; // 进入奇偶校验状态
                    end
                    else // 不校验奇偶性
                    begin
                        state <= STOP; // 进入停止位状态
                    end
                end
            end

            PARITY: // 奇偶校验位
            begin
                if (bit_cnt < 4'h9) // 奇偶校验位
                begin
                    parity_reg[1:0] <= parity_reg[1:0] ^ rx; // 更新奇偶校验寄存器
                    bit_cnt <= bit_cnt + 1'b1; // 计数器加1
                end
                else if (bit_cnt == 4'h9) // 停止位
                begin
                    if ((parity_reg == 2'b00 && parity == 2'b00) || // 不校验奇偶性
                        (parity_reg == 2'b01 && (data_reg ^ 1'b1) == parity_reg[0]) || // 奇校验
                        (parity_reg == 2'b10 && (data_reg ^ 1'b0) == parity_reg[0])) // 偶校验
                    begin
                        parity_check <= 1'b0; // 校验正确
                    end
                    else
                    begin
                        parity_check <= 1'b1; // 校验错误
                    end
                    state <= STOP; // 进入停止位状态
                end
            end

            STOP: // 停止位
            begin
                if (bit_cnt < 4'hA) // 停止位
                begin
                    bit_cnt <= bit_cnt + 1'b1; // 计数器加1
                end
                else if (bit_cnt == 4'hA) // 完成
                begin
                    check <= parity_check; // 输出校验结果
                    state <= IDLE; // 回到空闲状态
                end
            end
        endcase
    end
end

endmodule

在这个代码中，我们使用了一个状态机来实现UART模块的接收功能，并在数据接收完成后根据奇偶校验结果设置输出端口check的值。其中，输入参数parity_enable和parity分别表示奇偶校验是否使能和奇偶校验方式，输出端口check表示校验结果。