用verilog生成一个同步fifo，带空满标志的

好的，我可以为您提供如下代码：

module sync_fifo (
    input clk,             // 时钟信号
    input rst,             // 复位信号
    input wr_en,           // 写使能信号
    input rd_en,           // 读使能信号
    input [7:0] wr_data,   // 写入数据
    output reg [7:0] rd_data, // 读出数据
    output reg empty,      // 空标志
    output reg full        // 满标志
);

parameter WIDTH = 8;      // FIFO 宽度
parameter DEPTH = 16;     // FIFO 深度

reg [WIDTH-1:0] mem [DEPTH-1:0]; // 存储器

reg [4:0] wr_ptr;       // 写指针
reg [4:0] rd_ptr;       // 读指针
reg [4:0] count;        // 计数器

always @(posedge clk or negedge rst) begin
    if (~rst) begin
        wr_ptr <= 0;
        rd_ptr <= 0;
        count <= 0;
        empty <= 1;
        full <= 0;
    end
    else begin
        if (wr_en && (count < DEPTH)) begin
            mem[wr_ptr] <= wr_data;
            wr_ptr <= wr_ptr + 1;
            count <= count + 1;
            empty <= 0;
            if (count == DEPTH-1) begin
                full <= 1;
            end
        end
        if (rd_en && (count > 0)) begin
            rd_data <= mem[rd_ptr];
            rd_ptr <= rd_ptr + 1;
            count <= count - 1;
            full <= 0;
            if (count == 1) begin
                empty <= 1;
            end
        end
    end
end

endmodule

该代码在同步 FIFO 的基础上增加了空标志和满标志的输出。在时钟上升沿或复位信号下降沿时，根据写使能和读使能信号进行数据的写入和读出，并更新指针、计数器和空满标志。当 FIFO 空时，空标志为 1；当 FIFO 满时，满标志为 1；否则空标志和满标志都为 0。

希望我的回答能够帮到您！