用veilog设计一个同步复位的FIFO，并且生成对应的testbench

以下是一个同步复位的FIFO的 Verilog 设计代码和对应的 testbench：

module fifo_sync_rst
(
    input clk,          // 时钟信号
    input rst,          // 复位信号
    input we,           // 写使能信号
    input [7:0] din,    // 写数据信号
    input re,           // 读使能信号
    output [7:0] dout,  // 读数据信号
    input full,         // FIFO满信号
    input empty         // FIFO空信号
);

parameter DEPTH = 16;   // FIFO深度

reg [7:0] mem [0:DEPTH-1];  // FIFO存储单元

reg [3:0] wr_ptr = 0;   // 写指针
reg [3:0] rd_ptr = 0;   // 读指针
reg [3:0] count = 0;    // FIFO计数器

// 写操作
always @(posedge clk) begin
    if (rst) begin
        wr_ptr <= 0;
        count <= 0;
    end else if (we && !full) begin
        mem[wr_ptr] <= din;
        wr_ptr <= wr_ptr + 1;
        count <= count + 1;
    end
end

// 读操作
always @(posedge clk) begin
    if (rst) begin
        rd_ptr <= 0;
        count <= 0;
    end else if (re && !empty) begin
        dout <= mem[rd_ptr];
        rd_ptr <= rd_ptr + 1;
        count <= count - 1;
    end
end

// FIFO满和空信号
assign full = (count == DEPTH);
assign empty = (count == 0);

endmodule

module fifo_sync_rst_tb;

reg clk, rst, we, re;
reg [7:0] din;
wire [7:0] dout;
wire full, empty;

fifo_sync_rst dut (.clk(clk), .rst(rst), .we(we), .din(din), .re(re), .dout(dout), .full(full), .empty(empty));

// 时钟信号
always #5 clk = ~clk;

// 重置信号
initial begin
    rst = 1;
    #50 rst = 0;
end

// 写操作
initial begin
    we = 1;
    din = 8'h01;
    #10;
    din = 8'h02;
    #10;
    din = 8'h03;
    #10;
    din = 8'h04;
    #10;
    din = 8'h05;
    #10;
    din = 8'h06;
    #10;
    din = 8'h07;
    #10;
    din = 8'h08;
    #10;
    din = 8'h09;
    #10;
    din = 8'h0A;
    #10;
    din = 8'h0B;
    #10;
    din = 8'h0C;
    #10;
    din = 8'h0D;
    #10;
    din = 8'h0E;
    #10;
    din = 8'h0F;
    #10;
    din = 8'h10;
    #10;
    din = 8'h11;
    #10;
    din = 8'h12;
    #10;
    din = 8'h13;
    #10;
    din = 8'h14;
    #10;
    din = 8'h15;
    #10;
    din = 8'h16;
    #10;
    din = 8'h17;
    #10;
    din = 8'h18;
    #10;
    din = 8'h19;
    #10;
    din = 8'h1A;
    #10;
    din = 8'h1B;
    #10;
    din = 8'h1C;
    #10;
    din = 8'h1D;
    #10;
    din = 8'h1E;
    #10;
    din = 8'h1F;
end

// 读操作
initial begin
    re = 1;
    #60;
    re = 0;
    #10;
    re = 1;
    #10;
    re = 0;
    #20;
    re = 1;
    #10;
    re = 0;
    #30;
    re = 1;
    #10;
    re = 0;
    #40;
    re = 1;
    #10;
    re = 0;
    #50;
    re = 1;
    #10;
    re = 0;
    #60;
    re = 1;
    #10;
    re = 0;
    #70;
    re = 1;
    #10;
    re = 0;
end

// 输出状态
always @(posedge clk) begin
    $display("count=%d full=%d empty=%d", dut.count, full, empty);
end

endmodule

在设计中，FIFO 采用双时钟同步存储器的方式进行存储，读写指针和计数器用于维护 FIFO 的状态，full 和 empty 信号用于表示 FIFO 的满和空状态。在 testbench 中，使用了一个时钟信号和一个复位信号，以及写使能、写数据、读使能等信号来模拟 FIFO 的读写操作。利用 $display 函数输出 FIFO 的状态信息。