verilog重复例化

在 Verilog 中，重复例化可以使用 generate 语句来完成。generate 语句允许我们在代码中动态生成模块实例，从而实现重复例化的效果。

下面是一个简单的例子，使用 generate 语句来重复例化一个模块：

module top;
  // 定义一个被重复例化的模块
  module sub_module #(parameter WIDTH = 8) (
    input clk,
    input reset,
    input [WIDTH-1:0] data_in,
    output [WIDTH-1:0] data_out
  );
    // 模块实现
  endmodule

  // 使用 generate 语句重复例化模块
  generate
    // 生成 4 个实例
    for (genvar i = 0; i < 4; i++) begin
      sub_module #(.WIDTH(i*2+8)) // 参数 WIDTH 为 i*2+8
        inst ( // 实例名为 inst
          .clk(clk),
          .reset(reset),
          .data_in(data[i]),
          .data_out(data_out[i])
        );
    end
  endgenerate

  // 其他代码
endmodule

在上述代码中，使用 generate 语句生成了 4 个 sub_module 的实例，每个实例的 WIDTH 参数都不同。通过这种方式，我们可以方便地重复例化模块，并且在实例化时可以根据需要指定不同的参数。