verilog 查表

Verilog 中的查表可以通过 `case` 语句或者 `always` 块中的 `if` 语句实现。具体实现方式取决于你需要的功能和代码结构。以下是两种实现方式：

1. 使用 `case` 语句：

module lookup_table(input [3:0] addr, output reg [7:0] data);
    always @(addr) begin
        case (addr)
            4'b0000: data = 8'b00000001;
            4'b0001: data = 8'b00000010;
            4'b0010: data = 8'b00000100;
            4'b0011: data = 8'b00001000;
            4'b0100: data = 8'b00010000;
            4'b0101: data = 8'b00100000;
            4'b0110: data = 8'b01000000;
            4'b0111: data = 8'b10000000;
            default: data = 8'b00000000;
        endcase
    end
endmodule

2. 使用 `always` 块中的 `if` 语句：

module lookup_table(input [3:0] addr, output reg [7:0] data);
    always @(addr) begin
        if (addr == 4'b0000) data = 8'b00000001;
        else if (addr == 4'b0001) data = 8'b00000010;
        else if (addr == 4'b0010) data = 8'b00000100;
        else if (addr == 4'b0011) data = 8'b00001000;
        else if (addr == 4'b0100) data = 8'b00010000;
        else if (addr == 4'b0101) data = 8'b00100000;
        else if (addr == 4'b0110) data = 8'b01000000;
        else if (addr == 4'b0111) data = 8'b10000000;
        else data = 8'b00000000;
    end
endmodule

这两种实现方式都可以实现查表功能，具体使用哪种方式取决于你的需求和代码风格。