用verilog语言写一个mailbox模块

好的，下面是一个简单的 Verilog Mailbox 模块的代码：

module mailbox (
    input        clk,
    input        reset,
    input        write_en,
    input [7:0]  data_in,
    output       read_en,
    output [7:0] data_out
);

reg [7:0] mailbox_data;
reg        read_enable;

always @(posedge clk) begin
    if (reset) begin
        mailbox_data <= 8'h00;
        read_enable <= 1'b0;
    end
    else if (write_en) begin
        mailbox_data <= data_in;
        read_enable <= 1'b1;
    end
end

assign read_en  = read_enable;
assign data_out = mailbox_data;

endmodule

这个 Mailbox 模块有一个 8 位数据输入和输出端口，一个写使能信号 write_en 和一个读使能信号 read_en。当 write_en 信号有效时，输入的数据会被存储到一个寄存器中，同时 read_en 信号也会被置为有效，以便读取数据。当 reset 信号有效时，所有寄存器都被清零。