verilog多bit并转串

可以使用以下代码将多个并行输入信号转换为串行输出信号：

module parallel_to_serial(
  input [N-1:0] parallel_in,
  input clk,
  input rst,
  output reg serial_out
);

reg [N-1:0] parallel_reg;
reg [log2(N)-1:0] counter;

always @(posedge clk or negedge rst) begin
  if (!rst) begin
    parallel_reg <= 0;
    counter <= 0;
    serial_out <= 0;
  end else begin
    parallel_reg <= parallel_in;
    counter <= counter + 1;
    if (counter == N) begin
      counter <= 0;
      serial_out <= parallel_reg[0];
      parallel_reg <= {parallel_reg[N-2:0], 1'b0};
    end
  end
end

endmodule

其中，`N`是并行输入的位数，`clk`是时钟信号，`rst`是复位信号，`parallel_in`是并行输入信号，`serial_out`是串行输出信号。该模块会在每个时钟周期中将并行输入信号中的每个位逐个输出到串行输出信号中。