verilog 变量只在第一个时钟周期的上升沿为1，后面一直保持零

这种变量可以用 Verilog 的 reg 声明，然后在第一个时钟周期的上升沿设置为1，之后一直保持为零。

例如：

reg my_var;

always @(posedge clk) begin
  if (reset) begin
    my_var <= 1'b0;
  end else if (!my_var) begin
    my_var <= 1'b1;
  end else begin
    my_var <= 1'b0;
  end
end

在上面的代码中，my_var 是一个 reg 类型的变量。在 rst 信号为高电平时，它被设置为零。在第一个时钟周期的上升沿，如果 my_var 为零，它被设置为1，否则被设置为零。之后，它将一直保持为零，直到下一次复位。