vhdl实现uart程序

以下是一个简单的 VHDL 实现 UART 程序的例子：

entity uart is
    generic(
        CLK_FREQ : integer := 50000000;
        BAUD : integer := 9600
    );
    port(
        clk : in std_logic;
        reset : in std_logic;
        tx : out std_logic;
        rx : in std_logic
    );
end uart;

architecture rtl of uart is
    constant PRESCALER : integer := CLK_FREQ / (BAUD * 16);
    signal counter : integer range 0 to PRESCALER := 0;
    signal tx_reg : std_logic_vector(7 downto 0) := (others => '0');
    signal tx_busy : boolean := false;
begin
    process(clk, reset)
    begin
        if reset = '1' then
            counter <= 0;
            tx_reg <= (others => '0');
            tx <= '1';
            tx_busy <= false;
        elsif rising_edge(clk) then
            if counter = 0 then
                if tx_busy = true then
                    tx <= tx_reg(0);
                    tx_reg <= tx_reg(1 downto 0) & '0';
                    if tx_reg = (others => '0') then
                        tx_busy <= false;
                    end if;
                end if;
                counter <= PRESCALER - 1;
            else
                counter <= counter - 1;
            end if;
        end if;
    end process;

    process(rx)
    begin
        if rx = '0' then
            if tx_busy = false then
                tx_reg <= "01010101"; -- 发送开始位和数据位
                tx_busy <= true;
            end if;
        end if;
    end process;
end rtl;

此代码实现了一个简单的 UART 发送器，可以将 8 位数据通过 TX 输出发送出去。在顶层设计中，需要将此模块实例化并连接至其他外设。