用Qyartus实现4位加法计数器

步骤：

1. 打开Quartus软件，创建一个新的工程。

2. 选择FPGA芯片型号，例如选择Altera Cyclone IV EP4CE10F17C8。

3. 添加一个新的设计文件，选择VHDL语言。

4. 在设计文件中编写4位加法计数器的代码。代码如下所示：

library ieee;
use ieee.std_logic_1164.all;

entity counter is
    port (
        clk : in std_logic;
        rst : in std_logic;
        count : out std_logic_vector(3 downto 0)
    );
end counter;

architecture Behavioral of counter is
    signal temp : std_logic_vector(3 downto 0);
begin
    process(clk, rst)
    begin
        if rst = '1' then
            temp <= "0000";
        elsif rising_edge(clk) then
            temp <= temp + 1;
        end if;
    end process;
    count <= temp;
end Behavioral;

5. 编译代码，生成逻辑图。

6. 将逻辑图下载到FPGA开发板中，连接时钟信号和复位信号。

7. 测试4位加法计数器的功能。

注意事项：

1. 确保选择的FPGA芯片型号和开发板型号匹配。

2. 确保时钟信号的频率和计数器的计数速度匹配。

3. 确保复位信号的电平和开发板的电平匹配。