fpga axi stream接口96位转64位verilog代码

FPGA中的AXI Stream接口是一种用于高速数据流传输的标准，而将96位的数据流转换为64位通常涉及到数据打包或拆包的过程。这是一个Verilog模块的基本示例，展示了如何通过位选择（Bit Selection）来实现这个功能：

module axi_stream_96_to_64 (
    input wire [95:0] axi_stream_in,    // 96-bit incoming data stream
    output reg [63:0] axi_stream_out,   // 64-bit output data stream
    input wire start,                    // Start signal for packing
    input wire reset                     // Reset signal for initialization
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        axi_stream_out <= {8'b0}; // Initialize with zeros
    end else if (start) begin
        // Perform 96 to 64 bit conversion
        axi_stream_out[55:0] <= axi_stream_in[79:24]; // Pack every 2nd word into 64 bits
        axi_stream_out[63:56] <= axi_stream_in[95:79]; // Copy the remaining 8 bits
    end
end

// ... other AXI Stream interface signals like tvalid, tready, etc.
endmodule