task里面可以用always

是的，您可以在Task中使用always关键字。always关键字表示无论什么时候，当任务的敏感列表中的某个信号发生变化时，任务都会被触发。例如，以下代码段中的always语句将在任何时候，只要a或b信号发生变化时，都会触发任务my_task：

task my_task;
  begin
    //任务代码
  end
endtask

//敏感列表为a或b信号
always @(a or b) begin
  my_task; //触发任务my_task
end

相关问题

sv 中task里可以用always语句吗

在 SystemVerilog 中，task 是一种可重用的代码块，它可以被多次调用，并且可以包含任意数量和类型的语句。与 Verilog 不同的是，SystemVerilog 中的 task 可以包含任何类型的语句，包括 always 语句。

因此，您可以在 SystemVerilog 中的 task 中使用 always 语句。例如，以下代码演示了一个包含 always 语句的 SystemVerilog task：

task my_task;
  begin
    // 任务代码
    always @(posedge clk) begin
      // always 语句
    end
  end
endtask

在这个例子中，my_task 任务包含一个 always 语句，在时钟上升沿时执行一些操作。需要注意的是，always 语句只有在任务被调用时才会执行，因此这个例子中的 always 语句只有在调用 my_task 任务时才会生效。

task里可以使用always语句吗_Verilog 里面，always，assign和always@(*)区别

在 Verilog 中，always 语句可以用来建立组合逻辑或时序逻辑电路。always 语句的语法为：

always @(sensitivity_list)
begin
  //statements
end

其中，sensitivity_list 列出了 always 语句所依赖的信号列表，可以是 posedge、negedge 或任何信号。

在 always 语句中，可以使用 always @(*) 这样的语法来表示 always 语句的敏感列表包含了代码中使用的所有信号。这种语法通常用于组合逻辑中。

assign 语句用于建立连续赋值电路，语法为：

assign output = expression;

其中，expression 可以是任何表达式，包括组合逻辑和时序逻辑。

always @(*) 和 assign 语句都用于建立组合逻辑电路，但是它们的不同点在于：

- always @(*) 语句是一个代码块，其中可以包含多个语句，而 assign 语句只能有一个语句。
- always @(*) 语句可以包含时序逻辑，而 assign 语句只能包含组合逻辑。

因此，在使用时需要根据需要选择合适的语句来建立电路。