always@(*)
时间: 2023-10-21 13:22:21 浏览: 116
always@(*)是Verilog的语法结构,用于在仿真时监控所有输入信号的变化。 这意味着只有当always@(*)块内的输入信号发生变化时,该块内描述的信号才会发生变化。例如,基本的if语句可以使用always@(*)来实现条件判断并进行赋值操作。
此外,always块有两种类型可以综合成硬件电路,即综合逻辑(always @(*))和时序逻辑(always @(posedge clk))。 在综合逻辑中,always@(*)用于执行组合逻辑,而在时序逻辑中,always@(posedge clk)用于执行时序逻辑,其中posedge clk表示时钟的上升沿触发。<span class="em">1</span><span class="em">2</span><span class="em">3</span>
#### 引用[.reference_title]
- *1* [verilog 里面,always,assign和always@(*)区别](https://blog.csdn.net/Pieces_thinking/article/details/111014282)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"]
- *2* *3* [Verilog基础学习二](https://blog.csdn.net/weixin_44079914/article/details/123770692)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"]
[ .reference_list ]