always @(*)

always @(*) 是一种在Verilog中使用的敏感列表，用于描述一个过程块（always block）的敏感信号。它表示在任何敏感信号发生变化时，都会触发该过程块的执行。

在Verilog中，always @(*) 常用于组合逻辑的建模。当敏感信号列表为 (*) 时，表示该过程块对所有的输入信号都敏感，即当任何一个输入信号发生变化时，都会触发该过程块的执行。

使用 always @(*) 可以方便地描述组合逻辑，因为不需要手动列出所有的输入信号。这样，在输入信号发生变化时，过程块会自动执行，从而更新输出信号。

需要注意的是，always @(*) 只适用于组合逻辑的建模，对于时序逻辑（如时钟触发的过程块），需要使用其他敏感列表形式。