always @(*)b

`always @(*)b` 是一个Verilog硬件描述语言(HDL)中的指令，它通常用于描述一个始终（即持续不断）对输入事件 `b` 的响应的行为。`always` 结构块用于定义组合逻辑或时序逻辑模块，`@(*)` 表示该模块对所有输入信号的变化都作出反应。这里的 `*` 代表的是输入端口的通配符，意味着这个模块会对所有接收到的信号变化做出处理。

例如，在一个计数器设计中，你可能会看到这样的结构：

always @(posedge clk) begin
    if (resetn == 0) begin
        counter <= 0;   // 当复位信号有效时，将计数器清零
    end else begin
        counter <= counter + 1;   // 当时钟上升沿到来时，计数器加一
    end
end

这里，`clk` 是时钟信号，`resetn` 是复位信号，`counter` 是计数器变量。`always @(posedge clk)` 指令表示当时钟的正沿到来时，会检查条件并更新计数器。