verilog中什么时候用always@(*)

在Verilog中，`always @(*)`是一个敏感列表，用于定义组合逻辑的行为。这意味着当敏感列表中的任何信号发生变化时，`always @(*)`代码块将被执行。

`always @(*)`通常用于组合逻辑的建模，其中输出信号的值取决于输入信号的值。由于敏感列表中包含了所有使用的信号，这种写法可以确保当任何一个输入信号发生变化时，代码块都会被执行，从而保证了模型的正确性。

以下是一个简单的示例：

module CombinationalLogic(
    input a, b,
    output y
);
    always @(*)
    begin
        y = a & b;
    end
endmodule

在这个例子中，`always @(*)`表示当输入信号 `a` 或 `b` 发生变化时，代码块将被执行。其中，输出信号 `y` 的值取决于输入信号 `a` 和 `b` 的逻辑与操作。