verilog中always@（*）begin

Verilog 中的 always @ (*) begin 是一种用于编写时序逻辑的语句。它表示无论在什么时候，如果任意输入变量发生变化，就立即执行 begin 和 end 之间的语句。这种类型的 always语句通常用于实现输入变量与输出变量之间的映射关系。