verilog中always@(*)

在 Verilog 中，`always @(*)` 表示一个敏感于所有输入信号的组合逻辑块。这意味着，只要任何一个输入信号发生变化，这个组合逻辑块就会被重新计算。这个关键字通常用于描述组合逻辑电路，其中输出只取决于输入的当前状态，而与时序无关。这种方式比较灵活，因为它可以自动检测输入端口的更改，而不需要手动指定敏感信号列表。但是，它也可能会产生一些问题，比如无限循环的行为或者意外的组合逻辑延迟，因此需要谨慎使用。