基于verilog编写一个能够通过串口不停发送6个16进制数的代码，要求第三个16进制数是从0递增到100，要求注释清晰易懂

module serial_tx(
input clk, //时钟信号
input rst, //复位信号
input [7:0] data_in, //输入数据
output tx //串口输出信号
);

reg [3:0] count; //计数器，用于计数发送的字节数
reg [7:0] data_out; //发送的数据
reg [6:0] state; //状态机变量，用于控制发送过程

parameter IDLE = 3'b000; //空闲状态
parameter START = 3'b001; //发送起始位
parameter DATA = 3'b010; //发送数据位
parameter STOP = 3'b011; //发送停止位

always @ (posedge clk or posedge rst) begin
if (rst) begin //复位
count <= 0;
data_out <= 8'h00;
state <= IDLE;
end else begin
case (state)
IDLE: begin //空闲状态，等待发送命令
if (data_in == 8'hAA) begin //收到发送命令
count <= 0;
data_out <= 8'h00;
state <= START;
end
end
START: begin //发送起始位
tx <= 0; //置输出为低电平
state <= DATA;
end
DATA: begin //发送数据位
tx <= data_out[7-count]; //输出数据的每一位
count <= count + 1; //计数器加1
if (count == 7) begin //发送完毕，准备发送停止位
count <= 0;
state <= STOP;
end
end
STOP: begin //发送停止位
tx <= 1; //置输出为高电平
state <= IDLE; //返回空闲状态
end
endcase
end
end

always @ (posedge clk) begin
if (state == DATA) begin //在发送数据位时，更新要发送的数据
if (count == 2) begin //第三个字节
if (data_out < 8'h64) begin //递增到100
data_out <= data_out + 1;
end else begin
data_out <= 8'h00;
end
end
end
end

endmodule