帮我在vivado中实现以下功能，给出每个文件的代码：. Verilog实现秒表 （1）功能要求 ① 4位LED数码管M.SS.D，其中最低位D代表0.1秒，范围是0到9；SS代表秒，范围是00到59；M代表分钟，范围是0到9。 ② 使用2^n分频将数码管扫描频率设定在1000 Hz左右。 ③ sw0为高电平有效的同步清零信号，sw1为高电平有效的同步计数使能信号。 （2）其他要求 ① 使用Logisim自带模块，在给定的logisim_basys3.circ上实现上述功能。 ② 源文件div.v实现分频，display.v实现数码管显示功能，timer.v为计时功能，timer_tb.v为仿真文件。 ③ 要求撰写仿真程序，对代码进行仿真测试。 ④ 将仿真后的Verilog代码进行综合与实现，并下载到Basys3上验证。

对于这样的问题，需要分步骤进行操作。首先，我们需要实现计时器功能，可以使用 Verilog 编写一个计时器模块 timer.v。以下是示例代码：

module timer(
    input clk,        // 时钟信号
    input reset,      // 复位信号
    input enable,     // 计数使能信号
    input clear,      // 清零信号
    output reg [3:0] D, // 数码管显示值
    output reg [5:0] AN // 数码管的选择信号
);

// 定义计数器变量
reg [7:0] cnt_sec = 8'd0;  // 秒计数器
reg [7:0] cnt_min = 8'd0;  // 分钟计数器
reg [3:0] sec = 4'd0;      // 秒数（0-59）
reg [3:0] min = 4'd0;      // 分钟数（0-9）
reg [1:0] div = 2'b00;     // 分频系数

// 定义分频模块实例
div_div inst_div(
    .clk(clk),
    .reset(reset),
    .div(div)
);

// 分频系数控制
always @ (posedge clk) begin
    if (cnt_sec == 8'b11111111) begin
        cnt_sec <= 8'd0;
        if (cnt_min == 8'b11111111) begin
            cnt_min <= 8'd0;
            if (min == 4'd9) begin
                min <= 4'd0;
            end else begin
                min <= min + 1;
            end
        end else begin
            cnt_min <= cnt_min + 1;
        end
        sec <= sec + 1;
        div <= 2'b00;  // 不分频
    end else begin
        cnt_sec <= cnt_sec + 1;
        div <= 2'b10;  // 二分频
    end
end

// 数码管显示控制
always @ (posedge clk) begin
    if (clear) begin
        sec <= 4'd0;
        min <= 4'd0;
    end else if (enable) begin
        case (div)
            2'b00: sec <= sec + 1;
            2'b01: sec <= sec + 1;
            2'b10: sec <= sec + 2;
            2'b11: sec <= sec + 4;
        endcase
    end

    case (sec)
        4'd0 : D <= 4'b0000;  // 显示0
        4'd1 : D <= 4'b0001;  // 显示1
        4'd2 : D <= 4'b0010;  // 显示2
        4'd3 : D <= 4'b0011;  // 显示3
        4'd4 : D <= 4'b0100;  // 显示4
        4'd5 : D <= 4'b0101;  // 显示5
        4'd6 : D <= 4'b0110;  // 显示6
        4'd7 : D <= 4'b0111;  // 显示7
        4'd8 : D <= 4'b1000;  // 显示8
        4'd9 : D <= 4'b1001;  // 显示9
        default : D <= 4'bxxxx; // 显示空
    endcase

    case (cnt_sec[6:7])
        2'b00 : AN <= 6'b000001;  // 第一位数码管
        2'b01 : AN <= 6'b000010;  // 第二位数码管
        2'b10 : AN <= 6'b000100;  // 第三位数码管
        2'b11 : AN <= 6'b001000;  // 第四位数码管
    endcase
end

endmodule

在上面的代码中，我们定义了一个计时器模块，包括时钟信号 `clk`、复位信号 `reset`、计数使能信号 `enable`、清零信号 `clear`，以及数码管显示值 `D` 和数码管选择信号 `AN`。在模块中，我们使用了分频模块 `div_div`，将时钟信号分频为 2 的指数次幂。计时器模块中还包括计数器变量 `cnt_sec` 和 `cnt_min`，以及秒数 `sec` 和分钟数 `min`。在时钟信号上升沿的时候，计时器模块会进行计数操作，并根据分频系数控制计数器的增量。同时，根据计数器的值和分频系数，计时器模块会控制数码管的显示值和选择信号。

接下来，我们需要实现数码管显示功能。可以使用 Verilog 编写一个数码管显示模块 display.v。以下是示例代码：

module display(
    input clk,        // 时钟信号
    input reset,      // 复位信号
    input [3:0] D,    // 数码管显示值
    input [5:0] AN    // 数码管的选择信号
);

// 定义数码管显示模块实例
led_mux inst_led(
    .clk(clk),
    .reset(reset),
    .D(D),
    .AN(AN)
);

endmodule

在上面的代码中，我们定义了一个数码管显示模块，包括时钟信号 `clk`、复位信号 `reset`、数码管显示值 `D` 和数码管选择信号 `AN`。在模块中，我们使用了 Logisim 自带的数码管显示模块 `led_mux`，将数码管显示值和选择信号作为输入信号。

最后，我们需要实现分频模块，可以使用 Verilog 编写一个分频模块 div.v。以下是示例代码：

module div_div(
    input clk,        // 时钟信号
    input reset,      // 复位信号
    output reg [1:0] div // 分频系数
);

// 定义计数器变量
reg [7:0] cnt = 8'd0;

// 分频系数控制
always @ (posedge clk) begin
    if (reset) begin
        cnt <= 8'd0;
        div <= 2'b00;  // 不分频
    end else begin
        cnt <= cnt + 1;
        if (cnt == 8'b11111111) begin
            cnt <= 8'd0;
            div <= div + 1;  // 分频系数加1
        end
    end
end

endmodule

在上面的代码中，我们定义了一个分频模块，包括时钟信号 `clk`、复位信号 `reset` 和分频系数 `div`。在模块中，我们使用了计数器变量 `cnt`，每当计数器的值达到最大值时，分频系数 `div` 加 1，从而实现分频。

接下来，我们需要编写仿真程序，对代码进行仿真测试。可以使用 Verilog 编写一个仿真文件 timer_tb.v。以下是示例代码：

`timescale 1ns / 1ps

module timer_tb;

// 仿真时间
reg clk = 0;
reg reset = 1;
reg enable = 0;
reg clear = 0;

// 实例化计时器模块
timer inst_timer(
    .clk(clk),
    .reset(reset),
    .enable(enable),
    .clear(clear),
    .D(),
    .AN()
);

// 时钟信号控制
always #5 clk <= ~clk;

// 清零信号控制
initial begin
    #100 reset <= 0;
    #200 reset <= 1;
end

// 计数使能信号控制
initial begin
    #100 enable <= 1;
    #500 enable <= 0;
    #500 enable <= 1;
end

// 清零信号控制
initial begin
    #100 clear <= 1;
    #500 clear <= 0;
end

endmodule

在上面的代码中，我们定义了一个仿真模块 timer_tb，包括时钟信号 `clk`、复位信号 `reset`、计数使能信号 `enable` 和清零信号 `clear`。在模块中，我们实例化了计时器模块 `inst_timer`，并控制了时钟信号、复位信号、计数使能信号和清零信号的变化情况。我们可以通过仿真程序测试计时器模块的功能是否正确。

最后，我们需要将仿真后的 Verilog 代码进行综合与实现，并下载到 Basys3 上验证。在 Vivado 中创建一个新的项目，然后将上面编写的 Verilog 代码添加到项目中。接着进行综合和实现，生成比特流文件，然后将比特流文件下载到 Basys3 开发板上进行验证。