verilog for循环初始化数组

在 Verilog 中，可以使用 for 循环初始化数组。以下是一个示例代码：

module test;
  reg [7:0] mem [0:3];

  initial begin
    for (int i = 0; i < 4; i = i + 1) begin
      mem[i] = i * 2;
    end
  end

  // testbench code
  initial begin
    $display("mem[0] = %d", mem[0]);
    $display("mem[1] = %d", mem[1]);
    $display("mem[2] = %d", mem[2]);
    $display("mem[3] = %d", mem[3]);
  end
endmodule

在上述代码中，我们定义了一个 8 位宽的数组 `mem`，它有 4 个元素。然后使用 for 循环来初始化这个数组，将每个元素的值设置为它的下标乘以 2。最后，在测试台中输出数组的值。

输出结果如下：

mem[0] = 0
mem[1] = 2
mem[2] = 4
mem[3] = 6

希望这可以帮助你理解如何在 Verilog 中使用 for 循环初始化数组。